Code-Generierung aus SysML-Konnektoren mit gemischten Hardware/Software-Endpunkten

Abstract

In der vorliegenden Arbeit wird untersucht wie in SysML-Modellen beschriebene Hardware/Software-Schnittstellen automatisiert durch Codegeneration synthetisiert werden können. Für diesen Zweck wurde ein Transformationskonzept sowie ein Generatorprototyp entworfen, welcher ein Register File als Hardware-Komponente in VHDL sowie einen Hardware Abstraction Layer für die Software-Komponente erzeugt.

This paper presents an approach for automated hardware/software interface synthesis based on SysML models. In order to achieve this goal a transformation concept and a prototyp code generator will be shown being capable of generating a register file component in VHDL as well as a hardware abstraction layer for the software module.