Eine skalierbare Hardwarearchitektur zur Echtzeit-Erweiterungen von Standard-Ethernet-Controllern

Abstract

In Automobil werden immer mehr Fahrerassistenzsysteme verwendet, die hohe zeitliche Anforderungen an Netzwerke stellen und dabei gleichzeitig große Datenmengen übertragen müssen. Die heutzutage eingesetzten BUS-Systeme kommen momentan an ihre Grenzen. Aus diesem Grund ist die Automobilindustrie auf der Suche nach einem neuen BUS-System, dass die steigenden Anforderungen erfüllt. Das zukünftige BUS-System wird höchstwahrscheinlich ein echtzeitfähiges Ethernet sein, da Ethernet in seiner Bandbreite skalierbar ist. Time-Triggered Ethernet ist eine Echtzeiterweiterung des Standard Ethernet. Die Umsetzung dieses Protokolls in Software erfordert einen erheblichen Entwicklungsaufwand und viel Rechenleistung. Diese Arbeit zeigt ein skalierbares Hardware- Software Co-Design für einen Time-Triggered Ethernet Controller, das die benötigte Rechenleisung reduziert. Es wird eine Prototyp-Implementierung auf einem FPGA gezeigt. Dabei wird für jedes Modul gezeigt, welche Auswirkungen es hat, dieses in Hardware oder in Software zu partitionieren. Mit dem vorgestellten Konzept ist es möglich, für jede Anwendung eine kostenoptimierte Hardware- Software Partitionierung zu finden.

In an automobile more and more driver assistance systems are used, that have high remporal requirements and need to transfer large amounts of data. The bus systems currently used in cars are come to their limits. For this reason, the automotive industry search for a new bus system that satisfy the demands of the new automotive application. The future bus system will most likely be a real-time Ethernet, because the bandwidth of Ethernet is scalable. Time-Triggered Ethernet is a real-time extension of standard Ethernet. The implementation of this protocol in software requires a considerable development effort and a lot of processing power. This work presents a scalable hardware software co-design for a Time-Triggered Ethernet controller, witch reduce the required processing power. A prototype implementation on a FPGA is shown. It is shown for each module what effect it has this partitioning in hardware or in software. With the presented concept it is possible to finde a cost-optimized hardware- software partitioning for each application.