Random-Based Model Generation for the Evaluation of Logic Synthesis Performance

Abstract

Diese Arbeit schlägt eine Methode vor und implementiert einen Proof of Concept, der die Bewertung der Leistungsfähigkeit von Algorithmen zur FPGA-Synthese anhand automatisch generierter Modelle von digitalen Systemen ermöglicht. Die Modelle basieren auf einem Netzwerk von miteinander verbundenen endlichen Zustandsmaschinen mit Datenpfad (FSMDs), die nach einem Zufallsmodell generiert werden. Um die Untersuchung des Parameterraums möglicher Systeme auf strukturierte Weise zu ermöglichen, wird der Generierungsprozess durch eine Reihe von Parametern gesteuert, die eine Untersuchung einer spezifischen Teilmenge ermöglichen. Die generierten Modelle werden dann in eine VHDL-Beschreibung umgewandelt und synthetisiert.

This thesis proposes a method and implements a proof of concept that allows the generation of models of digital systems which can be used to evaluate the performance of FPGA synthesis algorithms. The models are based on a network of interconnected finite state machines with a data path (FSMDs) that are randomly generated. In order to allow the exploration of the space of possible systems in a structured manner, the generation process is controlled by a set of parameters which specify the specific subset to be explored. The generated models are then converted into a VHDL description and synthesized.